Sơ lược về quy trình sản xuất thiết bị bán dẫn – Kì 4: đóng gói chip
Đóng gói (packaging) là quy trình cuối cùng của một sản phẩm, trước khi được giao đến tay khách hàng. Cũng như dầu gội đầu được đóng gói trong chai nhựa, bia được đóng gói trong chai thuỷ tinh, chip điện tử được đóng gói trong một vỏ nhựa cứng, giúp bảo vệ sản phẩm và đóng vai trò là cách thức sử dụng.
 |
| Chip A14 bionic của Apple được đóng gói trong vỏ nhựa đen và lắp trên bo mạch điện thoại. |
Tấm bán dẫn sau khi được gia công để hình thành các đế chip trên bề mặt thì được gửi đến trung tâm kiểm tra. Từ đó, chúng ta có một bản đồ sort map gồm các đế chip tốt và đế chip hỏng. Nếu ở kì 1 chúng ta đã tìm hiểu về quy trình gia công trong xưởng đúc foundry, thì ở bài viết này, mình sẽ giới thiệu cho mọi người sơ lược quá trình lấy đế chip tốt từ tấm bán dẫn và đóng gói.
 |
| Tấm bán dẫn được cưa thành từng đế chip bằng tia laser. Các đế chip được cố định trên lớp băng keo (dicing tape). Sau khi cưa, lớp băng keo được kéo căng giúp tách đế chip ra. Nguồn: Business Wire |
Tấm bán dẫn sẽ được cắt thành những đế chip nhỏ, gọi là die. Hiện nay có rất nhiều công nghệ cắt, bao gồm: blade dicing (dùng lưỡi cưa), laser dicing (dùng tia laser), hay plasma dicing (dùng plasma). Các đế chip tốt sau khi được lấy ra khỏi tấm bán dẫn sẽ được đóng gói, và sẵn sàng cho việc lắp ráp lên bo mạch của điện thoại, laptop, v.v.
Đóng gói 2D
Đóng gói chip không chỉ đơn giản là bỏ chip vào một lớp nhựa cứng. Lớp đóng gói phải bảo vệ chip khỏi bụi, độ ẩm, chống sốc – kẻ thù số 1 của vi mạch – cũng như kết nối chip với bo mạch, giúp chip giao tiếp với các chip khác và thế giới bên ngoài. Chúng ta có hai cách đóng “hộp” phổ biến là wire bond và flip-chip.
 |
| Sơ đồ cấu tạo của wire bond BGA (ball grid array) và flip-chip BGA. Do chỉ được nối ở chu vi , tín hiệu của wire bond sẽ bị lệch khi đi từ chip ra bên ngoài. Nguồn: EETimes |
2D nghĩa là hai chiều. Nói cách khác, các kĩ sư đóng gói từng đế chip lên một tấm nền bằng kĩ thuật wire bond hay flip-chip. Wire bond dùng những sợi chỉ kim loại (bằng nhôm, đồng, hoặc vàng) để truyền thông tin giữa chip và thế giới bên ngoài. Trong khi đó, với flip-chip, mối nối (solder ball) sẽ được hàn trên bề mặt chip trước, rồi lật ngược lại để nối trực tiếp lên lớp phía dưới. Mật độ cổng thông tin I/O (input/output) của flip-chip (dàn đều trên bề mặt chip) cao hơn hẳn wire-bond (chỉ nằm ở chu vi đế chip).
 |
| Lịch sử phát triển công nghệ đóng gói chip. Nguồn: Anysilicon |
Đóng gói 3D
Khi công nghệ phát triển, bóng bán dẫn được thu nhỏ, khả năng xử lí và lưu trữ của chip ngày càng lớn, thì chúng ta có một lượng ngày càng lớn thông tin ra vào cũng như ở trong chip. Cũng giống như một thành phố phát triển, lượng dân cư tăng lên kéo theo sự gia tăng của nhu cầu đi lại và ở, thành phố cần giải quyết bài toán kẹt xe cũng như thiếu nhà. Các nhà khoa học cũng đã tìm ra những kĩ thuật đóng gói mới nhằm tăng khả năng trao đổi thông tin (bandwidth) hay I/O của chip cũng như khả năng lưu trữ. 3D chính là ba chiều, khi các kĩ sư tìm cách khai thác chiều không gian còn lại (trục cao hay trục z). Tuy nhiên, trước khi tìm hiểu về đóng gói 3D, hãy cùng mình tìm hiểu một vài biến thể giữa 2D và 3D nhé.
Thay vì nhét quá nhiều người vào một ngôi nhà, chúng ta xây dựng chung cư để chứa được nhiều người hơn trên một diện tích đất. Thay vì xây đường trên đất, chúng ta xây đường hầm, cầu để đáp ứng giao thông.
2.1D
Làm thế nào mà Apple có thể nhét hết tất cả mọi linh kiện điện tử vào chiếc Apple Watch chỉ bé bằng cổ tay? Câu trả lời là SiP hay System-in-Package. SiP là giải pháp giúp đóng gói tất cả mọi thành phần từ vi xử lí (processor), chip quản lí năng lượng (PMIC), chip xử lí sóng, bộ nhớ, v.v. vào một “hộp” duy nhất. Từ đó, SiP giúp giảm diện tích cũng như khối lượng đóng gói và tăng mật độ linh kiện điện tử. 2.1D là một giải pháp của SiP, khi sắp xếp các chip thành phần bên cạnh nhau (side-by-side).
 |
| Chip Apple S6 là một SiP với tất cả thành phần cần thiết để vận hành Apple Watch. Nguồn: iFixit |
2.5D
2.5D là một bước tiến của 2.1D khi có thêm một lớp trung gian (interposer) giữa các chip quan trọng trong SiP. Ví dụ như vi xử lí (logic) và bộ nhớ (memory), đây là hai thành phần cần trao đổi một lượng thông tin lớn một cách nhanh chóng. Interposer với các cầu silicon (through silicon via hay TSV) giúp kết nối các thành phần trên ở mức silicon (tức là cùng loại vật liệu với bóng bán dẫn), từ đó gia tăng tốc độ và mật độ kết nối.
 |
| Các công nghệ đóng gói chip 2D, 2.1D, 2.5D và 3D. Nguồn: NASA |
3D
Đúng như tên gọi, 3D khai thác triệt để cách sắp xếp chip. Đầu tiên chúng ta có chip xếp chồng hay stacked IC. Như đã đề cập, logic và memory là những thành phần cần trao đổi thông tin thường xuyên. Xếp chồng memory-on-logic, memory-on-memory hay logic-on-logic là những phương pháp giúp tăng năng lực của cả hệ thống SiP, trong khi không tốn thêm diện tích. Tiến trình 7nm xuống 5nm chỉ giúp tăng khoảng 20% khả năng tính toán, trong khi đó memory-on-logic có thể giúp tăng tới 37% [1].
 |
| Sơ đồ miêu ta các chip nhớ xếp chồng lên nhau và chồng lên chip xử lí và cả bộ chip memory-on-logic xếp side-by-side với chip xử lí chính. Nguồn: BMC Genomics |
Memory-on-memory hay stacked memory đã được thương mại hoá từ năm 2007 với bộ nhớ NAND flash của Toshiba. Trong stacked memory, các chip nhớ được xếp chồng lên nhau và kết nối với nhau bằng cầu silicon (through silicon via hay TSV). Stacked memory sau đó tiếp tục xuất hiện trên RAM và GPU. Hiện nay có 2 giao thức stacked memory chính là High bandwidth memory (HBM, được phát triển bởi AMD và SK Hynix) và Hybrid memory cube (HMC, được phát triển bởi Micron và Samsung).
Tại sao chúng ta cần đóng gói 3D?
Trong bối cảnh việc thu nhỏ bóng bán dẫn trở quá khó khăn, xếp chồng chip là một hướng đi thông minh giúp mở rộng định luật Moore. Thay vì nhét quá nhiều người vào một ngôi nhà, chúng ta xây dựng chung cư để chứa được nhiều người hơn trên một diện tích đất. Thay vì xây đường trên đất, chúng ta xây đường hầm, cầu để đáp ứng giao thông. Không chỉ tiết kiệm diện tích, đóng gói chip bằng phương pháp 3D giúp giảm điện năng tiêu thụ (có thể lên tới 100 lần) [2], tăng khả năng tính toán, băng thông cũng như độ bảo mật (bằng cách chia thiết kế quan trọng ra từng thành phần và giấu trong các chip khác nhau).
Tuy nhiên, đóng gói 3D cũng đối mặt với một số thách thức. Việc xếp chồng chip có thể gây ra lỗi (defect) làm hư cả một hệ thống SiP, mặc dù các chip thành phần đều hoạt động tốt. Tản nhiệt cũng là một vấn đề nan giải khi các chip thành phần quá gần nhau và khi cùng nóng lên thì cả hệ thống sẽ hoạt động kém đi.
 |
| Mô tả mật độ năng lượng của đế chip với vùng màu đỏ có nhiệt độ cao nhất. Nguồn: Moldex3 |
Đóng gói chip là một bước quan trọng trong quy trình sản xuất thiết bị bán dẫn, trước khi chip thành phẩm được giao cho các nhà lắp ráp thiết bị điện tử. Công nghệ đóng gói chip ngày càng phát triển và giúp chúng ta có những con chip nhanh hơn, nhỏ hơn, và tiết kiệm điện hơn. Đóng gói chip 3D giúp loài người vượt qua và nâng tầm định luật Moore khi giờ đây chúng ta có thể nhét nhiều bóng bán dẫn hơn mà không phải thu nhỏ bóng bán dẫn.
Cảm ơn mọi người đã theo dõi và hẹn mọi người vào bài viết kế tiếp.
Tham khảo:
- Ed Sperling, “Stacking Memory On Logic, Take Two, ” 19, September, 2019. Available: Semiconductor Engineering
- William J. Dally, “Future Directions for On-Chip Interconnection Networks, ” OCIN Workshop, 7, December, 2006. Available: UC Davis